디지털 집적회로 해석 및 설계 11

11 전원 격자 및 클록 설계

칩상에서 전원은 전원 패드에서부터 게이트, 메모리 회로, 칩상의 모든 다른 기능 회로에 배선되어야 한다. 

뿐만 아니라 이러한 전원 값은 칩상의 스위칭 활성 정도에 따라 시간적으로 변동한다.

이러한 전압의 변이는 칩상의 모든 필요한 지점에서 잘 정의된 클록 주기를 사용할 수 있다고 가정해 왔다.

클록 역시 그 주기 및 칩을 거쳐 오는 도착 시간에 약간의 변이가 있으므로 로직 게이트가 이러한 변이를 잘 견뎌낼 수 있어야 한다.

전력 분산 및 클록 설계는 이제 초미세 공정에서 매우 주의 깊게 다루어야 하는 복잡한 과제가 되었다.

전력 분배를 전체적으로 보면 오프 칩 dc-dc 변환기 부터 시작해 기판(PCB), 전원 평판(power plane), 패키지, 

소켓, 전원 핀 혹은 납땜 범프, 최종적으로는 게이트의 연결에 이르기까지의 온 칩 및 오프 칩 이슈를 포함하고 있다.

전원 격자를 제대로 설계하려면 시스템 설계자, 내열 설계자, 시스템 아키텍트 ,보드 설계자 및 칩 설계자와의 상호협력이 필요하다.

칩상에 존재하는 많은 트랜지스터, 인터커넥트의 RLC본질, 동작 주파수 그리고 고속회로에 대한 요구는 복잡하게 만든다.

전원 잡음은 주로 IR 강화, Ldi/dt에 의한 것이다.

전압 강하는 클록 스큐, 게이트 성능, 클록 및 PLL 타이밍 지터에 영향을 미친다. 또한 일렉트로 마이그레이션 이슈도 있다.

과거에는 '과도한 설계'를 했다. 예를 들어 디커플링 커패시턴스를 사용하는 것이다. 면적을 더 할애한다.

전원 격자상의 전압 강하는 주로 타이밍에 영향을 미친다.

IR 강하는 게이트의 구동 능력을 감소시키고 전체 지연을 증가시킨다.

공급전압은 트랜지스터의 펀치쓰루, 열전자 효과, 소자 브레이크다운 조건을 피하기 위해 감소되어 왔다.

5V->3.3V->2.5V->1.8V->1.2V로 감소해오고있다.

이로써 잡음여유는 감소해왔다. 

EM을 방지하기 위해서 알루미늄에서 구리로 대체했다.

장기 신뢰성 문제에 의한 칩의 수명은 오류평균시간(MTTF)으로 규정한다.

전원 격자 무결성에 대한 완전한 모습은 IR 강하, 접지 바운스, Ldi/dt, EM과 같은 영향들을 함께 고려할 대 얻을 수 있다.

전원 분배시스템은 IR 및 EM을 고려한 전류가 게이트에 배선되도록 설계 되어야 한다.

전원 버스의 크기 관리를 통해 IR 강하를 관리할 수 있다.

아래 있는 그림 T자형은 구부러진곳 주변에서 큰 전류 밀도가 발생한다.

고주파 스위칭 응용에서의 피크 전력 요구 구간에서 잡음 계획 내에서 공급전원을 유지하도록 종종 온 칩 디캡이 사용된다.

IR 강하의 영향을 줄이는 방법

도선의 폭을 넓히기, 금속 스트랩을 추가/제거하기, 디캡 추가하기

전원과 접지 사이에 디커플링 커패시터를 사용하여 전력 분배 시스템에서 요구하는 추가의 전류를 공급하는것

디커플링 커패시터에 저장된 전하는 초기에 전류를 게이트에 공급함으로써 IR 강하 및 Ldi/dt 효과를 감소시킨다.

IR 강하를 감소시키기 위해 Vdd 및 Gnd에 할당된 핀의 수를 증가시킬 수도 있다.

버퍼로 클록 시간을 조정할 수 있지만 큰 버퍼는 전력을 많이 소모한다.

스큐와 지터의 정의

용량성 혹은 유도성 잡음이 클록 노드에 미치는 영향

FF주변의 잡음을 제거하는 방법은 간격 띄우기, 차폐 두가지 방법이 있다.

간격 띄우기는 더 작은 커패시턴스를 유발하므로 전력을 어느 정도 감소시킨다.

차폐는 용량성, 유도성 커플링 모두에 이득이 있고 대신에 커패시턴스와 전력 소모가 증가한다.

전력 소모 방지하는 클록 게이팅 기법

클록 신호를 온 칩 발생을 위한 간단한 기법은 링 발진기를 사용하는것

그러나 공정 의존적이며 불안정해서 고성능 VSLI 회로를 위해서는 크리스털 발진기를 사용했다.

일단 클록이 발생하면 칩 전체로 분배해야 한다. 여기서 스큐, 잡음, 전력 이슈가 있다.

H-트리는 신호의 지연은 같을 것으로 기대하고 배선 제약 및 일정하지 않은 팬 아웃 요구사항들로 구현이 어렵다.

X-트리는 유도성 불연속성이 심회되어 결과적으로 반사가 커진다. 또한 두 클록 라인의 위치가 가까워서 혼선이 커진다.

H-트리는 브랜치 분리 지점에서 팬아웃이 2인데 X-트리는 4여서 팬아웃이 커서 임피던스 정합을 해치고 반사를 증가시킨다. 

임피던스 정합을 구현하려면 배선지향적 기법을 적용해야한다.

온 칩 클록의 진연 값은 타이밍 위험 혹은 데이터 오류가 발생할 수 있다.

이러한 문제는 PLL, DLL 회로로 정류할 수 있다.

PLL, DLL은 양쪽 모두 출력 클록을 입력 클록에 락 시키기 위해 피드백 제어를 사용한다.

PLL은 기준 클록의 주파수 및 위상에 락되어야 하는 반면 DLL은 단순히 기준 클록의 일정한 위상에 락 된다.

따라서 PLL이 로킹과정에서 DLL보다 시간이 더 많이 걸린다.

단지 동기화만 필요하면 DLL을 사용하고 외부 클록 주파수의 체배된 주파수에서 동작하는 내부 클록이 필요하면 PLL을 사용

요약하면 적절한 클록 설계의 핵심은 H-트리와 같은 구조로 클록 스큐를 최소화하고 게이팅 클록을 사용하며 

인터커넥트 최대 및 최소 길이를 제한해야한다.

클록 엣지는 가능한 한 날카롭게 유지해야하고 차폐도 적용하고 공급전원도 통제하고 PLL, DLL도 사용한다.