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FinFET에 관해서 포스팅을 했었는데 요새 GAAFET가 화제인 거 같더라고요!

kkhipp.tistory.com/59?category=799458

GAA에 관해서 포스팅해보겠습니다.

4나노 공정 밑으로 가면서 FINFET으로도 한계(동작전압 내리는 데에 한계)가 있어서 GAAFET이 나왔습니다.

가장 큰 차이점은 FinFET은 게이트가 채널을 3면을 만나고 있지만 GAA는 4면을 모두 만나고 있어 표면적이 더욱 늘어났다는 점입니다.

그리고 MBCFET(Multi Bridge Channel FET)은 더 나아가 GAA의 채널이 얇기 때문에 전류에 한계가 있어 이를 더 넓혀 개선한 구조입니다.

여기서 GAA 구조의 장점을 더 설명해보자면

채널의 수가 늘어나도 FET가 차지하는 하단부 면적은 늘어나지 않아 소형화에 용이하고 채널의 폭과 수에 대한 컨트롤이 용이하기 때문에 고객사 대응에 더 좋습니다.

파운더리 산업에서 3나노에 빨리 대응하여 삼성전자의 점유율이 더욱 올라갔으면 좋겠네요! 

참고

www.samsungsemiconstory.com/2171

news.skhynix.co.kr/1805

공정이 점점 미세화 되고 있습니다.

10나노 공정 7나노 공정 이런 이야기가 많이 들리는데 10나노 7나노는 무엇을 의미할까요?

10나노는 회로 선폭을 이야기합니다.

이렇게 미세화 되면 반도체에 어떠한 변화가 생길까요?

이렇게 스케일링이 작아지면

Lg(게이트 길이), Tox(절연체 두께), Vd(전압) 등이 1/k배로 작아집니다.

여기서 전류 또한 1/k배로 작아지게 됩니다.

Switching frequency는 k배로 증가하게 됩니다.

이건 역으로 딜레이는 1/k배로 감소한다는 뜻입니다.

Power는 배로 작아집니다. (전류, 전압 둘다 1/k배이니까)

하지만 여기서 문제들이 생기게 됩니다.

먼저 Short-Channel Effect입니다.

DIBL, GIDL, Punch through 등이 있습니다.

이와 같은 문제점들이 있습니다.

반도체 공부를 하다가 보면 High k, Low k 이야기가 자주 나옵니다. 

여기서 k는 유전상수(dielectric constant)입니다.

여기서 유전상수가 클수록 더 많은 전하량을 축적할 수 있게 됩니다.

그러면 어떤 경우에 High K 물질을 사용하고 Low K 물질을 사용할까요?  

http://www.physics.rutgers.edu/Bartgroup/HighK.htm

위 구조를 보았을 때 Metal과 Si 사이의 절연막이 있습니다.

공정이 점점 미세화 되면서 절연막도 얇아지고 있습니다.

이에 따라 누설전류가 발생하는게 문제가 되고 있습니다.

이를 방지하기 위해 유전율이 높은 High-K 물질을 절연막으로 사용하고 있습니다.

이러면 다 High-K를 쓰면 좋을 거 같은데 어떤 경우에 Low-K 물질을 사용할까요?

위와 같은 절연막 말고 Metal 도선 같은 경우에는 Low-K를 사용합니다.

그 이유는 무엇일까요?

바로 딜레이 문제입니다.

https://kkhipp.tistory.com/62

RC딜레이 관련 포스팅입니다.

메탈 도선에 High k 물질을 사용하면 RC딜레이가 커지기 때문에 Low-K를 사용합니다.

High k = 누설전류 방지, Low k = RC 딜레이 방지

모빌리티 한국말로는 이동도라고 합니다.

모빌리티에 영향을 주는건 크게 두가지 요인으로 볼 수 있습니다.

Scattering(온도가 많은 영향을 줍니다.), 도핑 농도

온도와 도핑 농도라고 볼 수도 있고 산란도(Scattering)와 도핑 농도라고도 볼수 있죠.

먼저 Scattering부터 보겠습니다. 

1. Lattice Scattering(격자 산란)

온도↑ -> 실리콘 원자의 진동 ↑ -> 충돌 ↑-> 격자 산란 ↑ -> 이동도 ↓

2. Ionized Impurity Scattering(불순물 산란) 

온도 ↓ -> 캐리어 열적운동 ↓ -> 불순물 원자와 캐리어의 상호작용 ↑ -> 불순물 산란 ↑ -> 이동도 ↓ 

이런 관계라면 격자 산란과 불순물 산란은 온도에 따른 반대의 관계를 가지게 됩니다.

최종적인 온도에 따른 이동도 관계입니다.

비교적 저온에서는 불순물 산란이 지배적이고 고온에서는 격자 산란이 지배적입니다.

도핑농도

그렇다면 도핑농도에 따른 모빌리티는 어떨까요?

일단 도핑농도가 증가하면 모빌리티는 감소합니다.

그만큼 장애물이 많아지기 때문이겠지요.

여기서 추가로 저항을 생각해보겠습니다.

저항도 도핑농도와 반비례 관계를 가지고 있습니다.

그렇다면 도핑농도가 10000배 변하면 저항이 1/10000배 될까요??

정답은 1/1000배 되는 것입니다. 여기서 왜 10배가 덜 변할까요?

바로 모빌리티가 추가적으로 저항에 영향을 주기 때문입니다.

비저항 공식입니다. 도핑 농도가 10000배되고 이에 따른 이동도가 1/10배가 변해

결과적으로 저항은 1/1000배가 되는겁니다.

농도, 온도에 따른 전체적인 모빌리티 그래프입니다.

https://slideplayer.com/slide/236062/

페르미 레벨에 따라서 Degenerate, Nondegenerate로 나뉘는 걸 볼 수 있습니다.

여기서 Degenerate랑 Nondegenerate란 무엇일까요?

도핑 농도에 따라서 페르미레벨이 달라집니다. 

N type에선 도핑을 많이 하면 페르미 레벨이 높아지고 P type에선 낮아집니다.

그리고 N type에서 Ec와 차이가, P type에서 Ev와 차이가 3kT보다 작을 때 Degenerate라고 합니다.

Degenerate는 반도체가 금속의 특성을 가지는 구간입니다.

Nondegenerate는 반도체의 특성이라 생각하면 되고 도핑한만큼 캐리어 개수가 생기는 구간입니다. 

보통 반도체는 Nondegenerate구간에 페르미레벨을 잡아줍니다.

Body effect란 한국말로 기판바이어스 효과라고 합니다.

다른 말로 Effect of Substrate Bias라고 합니다.

Body effect는 기판에 전압이 가해지면서 Vt가 흔들리는 현상입니다.

즉 MOSFET에서 소스와 기판 사이에 역바이어스 전압이 가해져 문턱전압이 예상보다 높아지는 현상입니다.

Vt가 계속 변하면 안 좋겠죠?

http://www.amarketplaceofideas.com/mosfet-body-effect-factor-substrate-bias-effects.htm

Body에 -전압이 걸려 Vsb>0(=Vbs<0)이면 공핍층이 넓어지게 됩니다. 

(특히 드레인 쪽으로 더 넓어진다, Vsb보다 Vdb의 차이가 더 커서 그런듯)

이 넓어진 공핍층 때문에 Vt가 더 커지게 됩니다.

오늘은 빌트인전압에 대해서 알아보겠습니다.

한국말로는 확산 전위라고 하죠.

Built in potential은 페르미레벨이 다른 물질을 겹합할 때 생깁니다.

흔히 보는 PN Junction의 에너지밴드입니다. 

도핑으로 인해 페르미레벨이 달라졌고 페르미레벨이 다른 P,N물질을 결합하여 Vbi가 생긴겁니다.

https://www.studypage.in/physics/formation-of-a-p-n-junction

이렇게 N type의 전자가 P type으로 가고 hole을 매꿔줘서 중간에 Depletion region(공핍층)이 생깁니다.

P type 에는 (-), N type에는 (+)가 됩니다. 때문에 전기장(Electric field)이 생깁니다.

전기장 때문에 전자는 Ptype으로 더 이상 이동을 못하게 됩니다. 

이때 이 전기장을 이겨내려면 외부 전압을 걸어줘야하는데 이 전압이 빌트인 포텐셜이 되는 것입니다.

보통 다이오드에서 0.7V로 빌트인 포텐셜이 형성되있습니다.

오늘은 NMOS에서 n+도핑 이유를 알아보겠습니다.

기판은 p-type이고 Source와 Drain 밑에 n+로 도핑을 하게 되는데요

그 이유는 크게 4가지로 볼 수 있습니다.

1. 저항을 낮춰주려고 (도핑↑ -> 저항↓)

2. Off 전류를 낮추려고 (다이오드 효과)

3. 채널에 전자를 빨리 공급하기 위해

4. schottky말고 ohmic특성을 가지게 하려고, 이러면 양방향으로 전류가 잘 흐른다. (Forward, Reverse)

이번에는 FINFET(핀펫)에 대해서 간단히 알아보겠습니다.

FINFET은 구조가 물고기 지느러미(FIN)와 비슷하다하여 지어진 이름입니다. 

출처 : http://www.samsungsemiconstory.com/1353

기본적으로 FET는 GATE의 전압을 통해서 Source랑 Drain의 전류를 제어합니다.

요새 한창 나오는 10나노 공정에서 10나노는 Source와 Drain사이의 거리를 의미합니다.

이렇게 점점 크기가 너무 작아져 전류를 차단해야하는 상황임에도 소스와 드레인사이에 전류가 누설되는 상황이 왔습니다.

이를 해결하기 위해 3D로 설계하여 게이트와 채널사이의 표면적을 늘렸습니다.

반도체하면 꼭 나오는 DRAM과 NAND Flash에 대해서 알아보겠습니다

DRAM은 램의 한 종류로 저장된 정보가 시간에 따라 소멸하기 때문에 주기적으로 재생시켜야 하고 구조가 간단하여 

대용량 임시기억장치로 사용됩니다. 휘발성 메모리라고도 합니다. 

낸드플래시는 전원이 꺼져도 저장한 정보가 사라지지 않는 플래시 메모리 반도체입니다.

비휘발성 메모리라고도 하죠. 주로 스마트폰, PC의 주저장장치로 사용됩니다.

출처 : 네이버 지식백과

DRAM과 낸드플래시는 한국 반도체 시장에서 매우 중요합니다

삼성은 현재 메모리 부분에선 DRAM과 NAND Flash 둘 다 1위를 차지하고 있습니다.

하이닉스는 DRAM에서 2위, NAND Flash는 5위를 달리고 있네요.

메모리 비메모리 통합 순위는 원래 인텔이 1위였으나 17년에는 삼성이 메모리 반도체 호황기로 1위를 역전한 거 같습니다.

그럼 이제 제가 궁금했던 걸 공부하면서 정리하겠습니다.

DRAM(Dynamic random access memory)의 원리와 구조를 살펴보겠습니다.

DRAM은 하나의 데이터를 저장하기 위해 한 개의 Transistor(스위치)와 Capacitor(정보기억)가 사용됩니다.

하지만 Cap은 물리적으로 전자를 누전되는 성질이 있어 주기적으로 Cap을 Refresh해줘야 합니다.

주기적으로 Refresh 해줘야 하는 성질 때문에 Dynamic이라는 말이 붙게 됐습니다.

제가 생각하고 있는 메모리에서의 기억은 래치나 플리플롭이었습니다. SRAM은 래치구조를 가지고 있더라고요.

하지만 DRAM에서는 간단하게 캐패시터로 기억을 합니다. 캐패시터가 래치의 역할을 대신해 구조가 간단하죠.

속도는 SRAM이 래치의 구조여서 더 빠릅니다. 하지만 DRAM은 구조가 단순하고 쉽게 대용량을 만들 수 있습니다.

값을 쓰는 방식은 WL에 High를 줘서 회로를 이어주고 BL에 전압을 줘서 캐패시터에 전하를 채웁니다.

값을 읽는 방식도 마찬가지로 WL에 High를 줘서 BL로 캐패시터에서 방전되는 전하값을 읽으면 됩니다.

플립플롭 구조인 SRAM입니다. 오른쪽에 있는 그림은 인버터 회로인데 SRAM에는 인버터 회로가 2개 들어있어 래치의 역할을 합니다.

NAND FLASH

셀이 직렬로 연결, 셀이 작다.

Write 속도가 빠르다, Read 속도가 느리다.

셀당 한 비트의 저장공간을 가지면 SLC(Single Level Cell), 두 비트는 MLC, 세비트는 TLC 입니다..

NAND Flash는 DRAM과 달리 캐패시터가 아니라 Floating Gate에 전하를 저장해 전원이 꺼져도 데이터가 보존되는 비휘발성 메모리입니다.

데이터 쓰기 과정은 다음과 같습니다.

Floating Gate 윗 부분을 Top Gate 혹은 Control Gate 라 부르는데 Top Gate에 전압을 인가해주면 

Source에서 Drain으로 이동하던 전자가 Floating Gate로 끌려가게 됩니다. 이 과정을 통해 Floating Gate에 전하를 저장합니다.

데이터 지우기 과정은 하단 부분에 전압을 인가해줘 Floating Gate에 갇혀있던 전자를 밖으로 빼냅니다.

데이터 읽기 과정은 다음과 같습니다.

Top Gate에 전압(약한 전압)이 걸리면 전기장이 발생해 Source에서 Drain으로 흐르는 전류에 영향을 미치게 됩니다.

Floating Gate에 있는 전하의 양에 따라 전기장의 세기가 변화해 전류의 변화가 달라지게 되므로 

전류를 통해서 Floating Gate의 전하의 양을 파악해 데이터를 읽습니다..

출처 : http://www.skcareersjournal.com/431

만약 Floating Gate에 전하가 있는 상태에서 Control Gate에 약전압을 인가하면 Control Gate와 Floating Gate 모두에 전기장이 생겨

전기장이 서로 간섭해 정공을 밀지 못해 정공의 영향으로 전류가 흐르지 못합니다.

그리고 Floating Gate에 전하가 없다면 오직 Control Gate의 전기장의 영향을 받기 때문에 정공이 밀려냐 전류가 잘 흐릅니다.

지금까지 DRAM과 NAND Flash의 기본적 구조와 원리를 알아보았습니다.

다음 포스팅은 반도체의 최신 기술로 돌아오겠습니다.