디지털 집적회로 해석 및 설계 3

제조, 레이아웃 및 시뮬레이션

설계자가 제조공장으로 최종 레이아웃을 전달 하는 것을 테이프아웃이라고 한다.

DRC design rule checker DRC 에러 체크 툴

레벨1, 레벨2,... BSIM1, BSIM2는 빌트-인 모델의 명칭

BSIM(Berkeley Short-channel IGFET Model) 초미세 소자에 대해 가장 일반화된 모델

모델 파라미터 - 일부는 물리적인 공정 기술과 관련이 있고 일부는 전기적인 파라미MO터들(전류식이나 커패시턴스)이다.

 

L = 트랜지스터의 길이                           W = 트랜지스터의 폭 

AD = 드레인 확산 바탕 영역의 면적          PD = 측벽 커패시턴스 계산에 사용되는 드레인 모서리 

AS = 소오스 확산 바탕 영역의 면적          PS = 측벽 커패시턴스 계산에 사용되는 소오스 모서리

MOS트랜지스터는 생산 단위 (lot, 로트) 사이에서 주요 소자 파라미터에 항상 큰 변이를 보여왔다.

특히 주목할 파라미터는 채널 길이, 문턱전압 및 게이트 산화막 두께의 변이다.

이러한 파라미터에 극단적인 값을 넣어 회로의 비이상적인 빠르기에 관여하는 파라미터를 포착하는 것을 공정 코너라 한다.

MOS트랜지스터는 회로설계에서 온도를 반드시 생각해줘야 한다.

예를 들면 온도가 상승하면 회로가 느려지고 문턱이하 전류가 증가한다.

여기서 고온에서 수행하는 회로 테스트는 비용이 많이 들기 때문에 

대게 상온에서 테스트를 하고 고온 성능을 예측하는 방법을 사용한다.

문턱이하 영역에서는 온도가 증가함에 따라 전류가 증가한다. 소수캐리어 농도가 증가하기 때문이다.

포화 영역의 경우는 다수 캐리어 전류에서 온도가 증가함에 따라 이동도가 감소하여 전류가 감소한다.

또한 공급전압 변이도 생각해야한다.

전원 격자를 구성하는 금속선의 저항 및 인덕턴스 대문이다. 이를 'IR 강하' 혹은 'Ldi/dt변이'라고 한다. 

 

핫 캐리어 효과? Vgs가 크고 Vds도 크다면 캐리어는 충돌 이온화를 유발할 수 있는 큰 에너지를 얻는다.

NMOS에서 정공은 벌크로 쓸려가서 기판 전류를 생성한다.

반면 열전자는 산화막으로 중비되어 문턱전압을 증가시키고 소자에 잠재적인 손상을 입힌다.

이를 해결하기 위해 LDD영역을 넣는 소자 기술이 확대됨.

LDD는 전기장을 감소시켜 핫 캐리어 생성을 감소, pn접합 항복 전압을 증가시킨다.

부작용으로는 소스 및 드레인의 직렬 저항 값이 증가한다는 점이다.

MOSFET에서의 펀치 쓰루란?

만약 매우 큰 Vds전압을 계속 증가시키면 결국 소스 드레인 공핍 영역이 서로 붙어 MOSFET의 기능을 못하는 현상.

모든 MOS 트랜지스터 집적회로에는 기생 바이폴라 트랜지스터가 존재

CMOS 래치업 소자 양단의 전압이 증가할수록 초기에 전류는 서서히 증가한다. 

어떤 임계전압 VL을 넘어서면 두 바이폴라 트랜지스터가 전도되기 시작하여 전류가 누설 수준에서 

제한되는 레벨까지 종종 수 밀리 암페어로 증가한하는 현상

해결책은 접합이 절대로 순방향 바이어스되지 않도록 막고, 인가되는 전압이 VL아래로 안전하게 유지되도록 제한하는 것

현실적인 해결책은 바이폴라 트랜지스터의 전류이득을 감소시키고 R1, R2값이 감소하도록 소자 및 회로설계를 하는것

요새는 STI, 트윈터브 CMOS공정을 사용함으로써 래치업이 상대적으로 덜 중요한 이슈가 됨

SOI 기술!

매설 산화막 웨이퍼 표면에 산소원자를 고에너지 이온주입함

커패시턴스가 작다. 회로가 훨씬 더 빠르고 적은 전력 소모, 래치업에 강하다.