디지털 집적회로 해석 및 설계 5-1

5. 스태틱 MOS 게이트 회로

순차논리 소자는 정보를 저장할 수 있는 능력이 있다.

칩의 능동성을 감소시키는 것이 CMOS회로의 다이내믹 전력을 감소시키는 가장 좋은 방법이다.

불필요하게 전력 소모를 유발하는 글리치(glitch)를 최소화하기위해 게이트 입력에 신호가 도착하는 시간을 같게 만들어야 한다.

스위칭 동안의 단락회로 전류로 인한 전력 소모를 제한하기 위해 가능한 한 모든 신호의 상승 및 하강 시간은 같아야 한다.

전력 소모에 지연시간을 곱하여 전력-지연 곱이라는 유용한 평가 잣대를 고안 가능

이는 로직 동작을 한 번 수행하는 데 필요한 에너지를 측정하는 것

만약 두 설계를 비교한다면 에너지-지연 곱으로 비교한다. 즉 전력-지연 곱에 지연시간을 곱하여 얻는다.

직렬 연결된 두 NMOS트랜지스터는 AND 논리기능, 병렬 연결된 두 NMOS트랜지스터는 OR논리기능

병렬 연결된 두 PMOS트랜지스터는 AND 논리기능, 직렬 연결된 두 PMOS트랜지스터는 OR논리기능

트랜지스터의 크기 결정은 로직 게이트에서 트랜지스터의 폭을 설정하는 과정

소자의 크기는 스태틱 CMOS에서의 상승 및 하강 전송 지연을 명백히 제어했다.

비슷한 크기의 상승/하강 지연을 얻기 위해 PMOS소자는 NMOS소자의 2배 크기여야 한다.

이는 PMOS의 온 저항이 대략 NMOS 소자의 2배이기 때문이다.

다중 입력에서 슈도 NMOS 인버터가 나온다.

슈도 NMOS는 위의 부하에 PMOS를 배치하고 항상 ON이 되도록 접지에 연결한다.

NMOS가 OFF일 때 별도의 전원을 공급을 추가로 공급하지 않아도 출력을 VDD까지 올릴  수 있다.

3입력 슈도 NMOS NAND 게이트에서 3Wn의 크기의 소자를 사용한다. 

즉 인버터에서의 NMOS 소자의 3배 크기를 사용한다.

그 이유는 3개의 직렬저항이 존재하며 풀 다운 경로의 유효 저항 값을 인버터에서의 값으로 줄이려면 

트랜지스터의 크기를 3배로 해야하기 때문이다. 

슈도 NMOS 게이트의 크기를 결정하는 것은  및 타이밍의 관접에서 개별 소자에 대한 W/L 비를 정하는 것이다. 

표준 CMOS 로직 게이트를 설계 할때 입력 개수가 많은 게이트(팬인이 큰 게이트)에는 직렬 적층의 저항 때문에 심각한 단점이 존재한다.

이 말은 3,4 입력을 넘어가면 저항이 너무 커지거나 면적이 너무 커진다. 

드모르강 법칙 적용

좀더 많은 전력을 소모하고 더 큰 를 보이지만 풀 업 소자가 1개만 있으므로 

소모 면적은 8입력 CMOS NAND에 비해 현격하게 감소하고 은 현저하게 작아진다.

로직 게이트의 팬 아웃은 그 게이트가 구동하는 똑같은 로직 게이트의 수를 말한다.

팬 아웃 비는 게이트에 의해 구동되는 전체 커패시턴스를 그 게이트 입력 커패시턴스로 나눔으로써 구할 수 있다.

멀티플렉서 

로직에 맞는 CMOS 회로를 그릴 때는 밑에 그라운드 부분에는 를 그린다. 그래야 반대일 때 그라운드 적용

이때까지는 조합논리 회로를 살펴보았다.

반면 순차논리 회로는 출력 직전의 값에도 의존한다. 예를 들면 카운터 및 데이터 레지스터

순차회로의 기본은 쌍안정 회로, 예를 들면 래치, 플립플롭

래치와 플립플롭은 혼돈하여 많이 사용되는데

래치는 Enable되면 입력에서의 값을 출력으로 계속해서 전송하는 데 반해, 

플립플롭은 불연속적인 시점에서(클록의 상승 혹은 하강 에지) 그 값을 전송한다. 에지 트리거라고 한다.

A와 B는 안정된 동작점, C는 불안정한 동작점

안정되기 위해서는 루프 주위의 전압이득이 1보다 작아야 한다. 

그렇지 않으면 큰 이득으로 인해 변화가 증폭되어 재생효과에 의해 결국 출력이 반대 상태로 전환된다.

이런 쌍안정 회로는 플립플롭이라고 한다. 하지만 주로 더 복잡한 회로를 플립플롭에 많이 쓴다.

다음 글에서 래치에 관해서 알아보자!