디지털 집적회로 해석 및 설계 5-2

5.스태틱 MOS 게이트 회로

쌍안정 회로의 가장 간단한 형태는 셋-리셋 래치다. 

SR래치

주로 NAND를 쓸때는 S,R 에 NOT을 해줌 

JK플립플롭

 

피드백 선을 2개 추가하면 S 및 R 입력이 모두 동시에 능동화되었을때 발생하는 SR래치의 모호성을 극복 가능 

J=K=1일 때 클록이 들어올 때마다 토글링

여기서 Clk가 계속 1일 때 발진하는 문제 발생

JK 마스터 슬레이브 플립플롭

마스터는 Clk에 활성화 되지만 슬레이브는 Not Clk에 의해 활성화 됨

마스터 슬레이브 구조는 Clk가 1->0으로 변화할 때 값이 변하게함

하지만 마스터 슬레이브도 '1 캐칭' 이라는 현상이 일어나서 단점이 있다.

1 캐칭은 의되 않게 첫 번재 래치를 셋시킨다.

JK 에지 트리거 플립플롭

D플립플롭 및 래치

데이터를 저장하기 위해 가장 널리 사용되는 또 다른 플립플롭

래치는 1일 때 다 변하고 플롭은 엣지에만 반응!

플립플롭 타이밍 파라미터 

다 최소로 하는게 좋다

전력 소모는 전원 격자의 설계, 칩온도, 패키지의 결정 및 장기적 신뢰성에 영향을 끼쳐서 중요한 설계 사양

역시 전력소모의 원인은 다이내믹 전력, 스태틱 전력으로 나뉜다.

다이내믹 전력은 3가지 원인으로 발생

1. 커패시턴스 스위칭에 의한 전력

2. 스위칭 과정에서 Vdd로부터 접지로 흐르는 '크로우바' 전류에 의한 단락회로 전력

3. 출력 파형의 글리치에 의한 전력

스태틱 전력은

1. 누설전류(문턱이하 전류 및 소스/드레인 접합 역 바이어스 전류) 

2. dc대기전류(예를 들어 로우 출력시의 슈도 NMOS회로) 

여기서 중요한 전력 소모 원인은 커패시턴스 스위칭 및 문턱이하 누설전류다.

다이내믹(스위칭 전력) 

=활성화지수(스위칭지수)

크로우바 전류에 의한 전력

단락회로 전력을 감소시키려면 상승 및 하강시간 혹은 에지 비율을 가능한 한 짧게 설정해야한다.

하지만 이는 국부적인 최적화가 된다.

만약 상승/하강 시간을 줄이기 위해 입력에 큰 드라이버를 사용한다면 커패시턴스를 증가시켜 전체 다이내믹 전력을 증가시키기 때문.

효과있는 방법 중 하나는 입력과 출력의 에지 비율을 최대한 같게 만드는 것이다.

또한 글리치 감소도 중요 이를 위해선 모든 게이트 입력에서 대략 같은 시간에 신호가 같은 시간에 도착해야 한다.

글리치란?

 디지털 회로 설계 에서는 Latch 등의 값을 저장하는 장치가 특정 신호패턴 아래에서 짧은 시간동안 본래 의도된 값이 아닌 다른 값들 사이에서 움직이는 현상을 말한다. 각 회로 단계에서의 신호처리에 시간이 걸리는 것이 기본적인 원인. 심플하게 말하면 하드웨어 오류다. 신호 전송상의 문제이기 때문에 하드웨어 설계상의 결함과는 구별된다.

이상 나무위키

스태틱(대기) 전력

가장 중요한 이슈는 문턱이하 누설이다. 최근에 소스 및 드레인이 가까워짐에 따라 더욱 중요해졌다.

누설전류 파라미터 

(=0일 때), 문턱전압을 동적으로 변화시키는 것, , 온도 등

입력 도착 시간을 맞추면 글리치를 감소시키고, 에지 비율을 같게 맞추면 단락 회로 전류를 최소화 시킬수 있다.

하지만 이렇게 해서 소모 전력을 낮추면 속도가 늦어질 수 있다.

이래서 전력 - 지연 곱이 중요한 파라미터가 되었다.