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4. MOS 인버터 회로

디지털 MOS회로는 크게 스태틱과 다이내믹의 두 그룹으로 분류된다.

스태틱게이트의 모든 노드는 VDD 혹은 접지와 저항성 경로를 통해 연결된다.

또한 스태틱 회로는 조합논리 회로망의 동작을 위해 클록을 필요로 하지 않거나 

다른 형태의 주기적인 신호를 필요로 한다. 

다이내믹 회로에서는 일부 노드 전압이 커패시터에 저장되는 전하에 기반을 둔다.

또한 다이내믹 회로는 정상적인 동작을 위해 조합논리 응용에서조차도 데이터 신호와 동기화된 주기적인 클록 신호가 필요하다.

클록 신호는 전송 게이트 혹은 전달 게이트라 불리는 부하 소자에 인가된다.

전압전달특성

이상적인 인버터는 두군데의 제로 이득 구간과 한 군데의 무한대 이득 구간이 명확하게 구분된다.

입력의 잡음 제거 능력이 있다.

현실적인 인버터도 입력 영역이 출력 영역보다 크다면 바람직한 잡음제거 성질을 가지고 있다.

하지만 두 입력 영역은 이상적인 경우보다 작고 두 출력 영역은 이상적인 경우보다 크다.

인버터도 저이득 증폭기처럼 동작한다. 잡음을 감쇄시키는 것이다.

재생성 - 잡음이 기정의된 문턱전압을 넘지만 않는다면 잡음으로 인해 입력신호가 적정 영역을 벗어나더라도

인버터의 고이득으로 인해 연속된 여러단을 거치면서 제대로 된 값으로 되돌아가는 현상, 로직 게이트의 핵심 성질

잡음?

원하지 않은 용량성(capacitive) 혹은 유도성(inductive) 커플링에 의해 로직 노드 혹은 상호접속선으로 잡음이 전달된다.

접지 및 전력 공급선에서의 직렬 인덕턴스 및 저항은 많은 로직 소자가 공유하므로 잡음 문제의 공통 원인이 된다.

SSNM 단일 잡음원의 잡음여유

SSNM은 단일 잡음원 및 후속 로직 게이트에 대한 영향과 관련이 있다.

전압이 Vs만 넘어가지 않도록 하는 정도의 잡음은 재생효과 덕택으로 후속 인버터에 의해 견뎌낼 수 있다는 결과!

이 레벨을 넘어서는 잡음은 출력을 반대 값으로 뒤집히게 하여 원래의 값으로 복구할 수 없게 만든다.

MSNM 다중 잡음원의 잡음여유

잡음이 있는 출력전압 = 무잡음 출력 + 잡음 X 이득 + 고차항

알아야 할 파라미터

제조, 레이아웃 및 시뮬레이션

설계자가 제조공장으로 최종 레이아웃을 전달 하는 것을 테이프아웃이라고 한다.

DRC design rule checker DRC 에러 체크 툴

레벨1, 레벨2,... BSIM1, BSIM2는 빌트-인 모델의 명칭

BSIM(Berkeley Short-channel IGFET Model) 초미세 소자에 대해 가장 일반화된 모델

모델 파라미터 - 일부는 물리적인 공정 기술과 관련이 있고 일부는 전기적인 파라미MO터들(전류식이나 커패시턴스)이다.

L = 트랜지스터의 길이                           W = 트랜지스터의 폭 

AD = 드레인 확산 바탕 영역의 면적          PD = 측벽 커패시턴스 계산에 사용되는 드레인 모서리 

AS = 소오스 확산 바탕 영역의 면적          PS = 측벽 커패시턴스 계산에 사용되는 소오스 모서리

MOS트랜지스터는 생산 단위 (lot, 로트) 사이에서 주요 소자 파라미터에 항상 큰 변이를 보여왔다.

특히 주목할 파라미터는 채널 길이, 문턱전압 및 게이트 산화막 두께의 변이다.

이러한 파라미터에 극단적인 값을 넣어 회로의 비이상적인 빠르기에 관여하는 파라미터를 포착하는 것을 공정 코너라 한다.

MOS트랜지스터는 회로설계에서 온도를 반드시 생각해줘야 한다.

예를 들면 온도가 상승하면 회로가 느려지고 문턱이하 전류가 증가한다.

여기서 고온에서 수행하는 회로 테스트는 비용이 많이 들기 때문에 

대게 상온에서 테스트를 하고 고온 성능을 예측하는 방법을 사용한다.

문턱이하 영역에서는 온도가 증가함에 따라 전류가 증가한다. 소수캐리어 농도가 증가하기 때문이다.

포화 영역의 경우는 다수 캐리어 전류에서 온도가 증가함에 따라 이동도가 감소하여 전류가 감소한다.

또한 공급전압 변이도 생각해야한다.

전원 격자를 구성하는 금속선의 저항 및 인덕턴스 대문이다. 이를 'IR 강하' 혹은 'Ldi/dt변이'라고 한다. 

핫 캐리어 효과? Vgs가 크고 Vds도 크다면 캐리어는 충돌 이온화를 유발할 수 있는 큰 에너지를 얻는다.

NMOS에서 정공은 벌크로 쓸려가서 기판 전류를 생성한다.

반면 열전자는 산화막으로 중비되어 문턱전압을 증가시키고 소자에 잠재적인 손상을 입힌다.

이를 해결하기 위해 LDD영역을 넣는 소자 기술이 확대됨.

LDD는 전기장을 감소시켜 핫 캐리어 생성을 감소, pn접합 항복 전압을 증가시킨다.

부작용으로는 소스 및 드레인의 직렬 저항 값이 증가한다는 점이다.

MOSFET에서의 펀치 쓰루란?

만약 매우 큰 Vds전압을 계속 증가시키면 결국 소스 드레인 공핍 영역이 서로 붙어 MOSFET의 기능을 못하는 현상.

모든 MOS 트랜지스터 집적회로에는 기생 바이폴라 트랜지스터가 존재

CMOS 래치업 소자 양단의 전압이 증가할수록 초기에 전류는 서서히 증가한다. 

어떤 임계전압 VL을 넘어서면 두 바이폴라 트랜지스터가 전도되기 시작하여 전류가 누설 수준에서 

제한되는 레벨까지 종종 수 밀리 암페어로 증가한하는 현상

해결책은 접합이 절대로 순방향 바이어스되지 않도록 막고, 인가되는 전압이 VL아래로 안전하게 유지되도록 제한하는 것

현실적인 해결책은 바이폴라 트랜지스터의 전류이득을 감소시키고 R1, R2값이 감소하도록 소자 및 회로설계를 하는것

요새는 STI, 트윈터브 CMOS공정을 사용함으로써 래치업이 상대적으로 덜 중요한 이슈가 됨

SOI 기술!

매설 산화막 웨이퍼 표면에 산소원자를 고에너지 이온주입함

커패시턴스가 작다. 회로가 훨씬 더 빠르고 적은 전력 소모, 래치업에 강하다.

2.MOS 트랜지스터

증진모드(enhancement mode) 소자

턴온 전압이 0V보다 위에 있다.

또는 제로 게이트 소스 전압에서 전도 채널이 형성되지 않는 트랜지스터

공핍모드(depletion mode) 소자

턴온 전압이 0V보다 아래에 있다. 항상 ON상태

MOSFET  Unipolar - 소자가 동작하기 위해서 단 한종류의 전하 캐리어가 필요하다는 사실에서 유래

NMOS PMOS 특성

NMOS(전자만 관여, 정공은 관여X)

금속을 채널 위에 정확하게 정렬하기가 어려운 정렬 문제가 있다.

이를 해결하기 위해 다결정 실리콘 물질을 도입했다.

폴리게이트라고 하는것은 소스와 드레인 형성 전에 증착하고 금속처럼 동작하도록 저항 값을 낮추기 위해 진하게 도핑된다. 

게이트 산화막 두께는 매우 중요한 수직 치수

NMOS는 더 높은 전압노드가 드레인 PMOS는 더 높은 전압노드가 소스

n well에서 well은 tub(터브)라고도 부른다.

n채널, p채널 소자가 각자의 웰 내에서 생성된다면 더블웰, 더블터브 공정이라 부름

n웰은 Vdd에 묶이고 p웰은 Gnd나 Vss

NMOS 소자의 문턱전압은 +, PMOS 소자의 문턱전압은 -

이제 여기서 부터는 에너지 밴드갭 관련

전기적 전도가 일어나려면 가전자대에서 전도대로 전자가 이동해야한다. 

이러한 일이 일어나려면 밴드갭을 극복해야한다.

금속은 밴드갭이 0V, 반도체는 보통 1.1V, 부도체는 크다.

진성 캐리어 농도 ni = 무도핑 반도체에서 이 장벽을 뛰어넘을 수 있는 전자의 총 개수

진성 페르미 레벨 = 비어 있는 상태의 전자 점유 확률이 50%가 되는 선

위의 그림은 P형 실리콘이므로 실제 페르미 레벨이 가전자대에 가까이 위치 한다.

단위면적당 게이트-산화막 커패시턴스   즉 산화막의 유전율 / 산화막 두께

일함수란? 페르미 레벨에서 자유공간 레벨로 전자를 이동시키는데 필요한 에너지의 양

일함수의 차이는 애초에 그들이 얼마나 비정렬 되었는지를 의미한다.

산화막 내, 산화막과 벌크실리콘 사이의 계면에는 항상 원하지 않은 양전하가 있다. 

이 전하는 소금이온이나 불순물, 계면에서의 댕글링 본드와 같은 결함 때문에 생긴 것이다.

이는 음전하를 공급시켜줘 해결한다.

NMOS문턱 전압은 원하는 양수 값이 될 때까지 P형 주입을 하여 조절하고 PMOS는 n형 주입을 하여 조절한다.

초미세 공정을 이용한 디지털 집적회로 해석 및 설계를 읽고

출판사 한빛미디어

공식이나 암기할 것 보다는 회로 설계 시 주의할 점이나 알면 좋은점들 위주로 정리하겠습니다.

1. 초미세 디지털 IC 설계

아날로그 회로와 비교한 디지털 회로의 장점중 하나는 잡음이 다음 로직 상태에 누적되지 않는다는 것 입니다.

왜냐하면 한 로직에서 아웃풋으로로 분류되어서 나오기 때문입니다.

오늘날 로직 설계에서 많은 이슈들은 전력 소모와 관련이 있다.

총전력은 정전력(Static power)+동전력(Dynamic power)로 정해집니다.

고속회로는 주파수가 커지고 큰 Capacitance를 갖는 트랜지스터를 요구하기 때문에 동적전력이 커집니다.

오늘날 타이밍과 전력 소모는 설계의 가장 중요한 사양이다.

CMOS 인버터는 한 트랜지스터가 항상 OFF되어 있으므로 전력 소모가 작다. 이 점은 CMOS의 큰 장점이다.

집적화가 됨에 따라 폭이 좁은 도선은 무시할 수 없는 저항을 갖게 되었고,

도선이 얇아지지만 그 높이는 그에 비해 감소되지 않아서 키가 크고 홀쭉한 전도체처럼 형성되어 

두 도선이 근접하게 되면 무시할 수 없는 커패시턴스를 갖게 된다.

여기서 저항이 커지게 되면 신호의 지연(RC Delay), 전압강하가 일어나게 됩니다. 

지연 방지 -> 구리 낮은 비저항 도선의 지연이 게이트 지연보다 커지는것을 방지하기 위해 도선을 따라 군데군데 큰 버퍼를 넣음

XOR의 다양한 로직

차동증폭기의 Vout은 다음과 같다.

이상적인 차동증폭기는 차동 입력신호만 증폭하고 동상 모드 입력신호는 완전히 제거한다.

반전 증폭기의 구성의 이득 = R2/R1

비반전 증폭기 구성의 이득 = R4/(R3+R4)*(1+R2/R1)

여기서 동상 모드의 신호를 제거하기 위해서는 반전 구성에서의 이득과 비반전 구성에서의 이득을 같게 해줘야 한다.

R2/R1 = R4/(R3+R4)*(1+R2/R1)

R4/(R3+R4)=R2/(R1+R2)

여기서 R4=R2, R3=R1 임을 알 수 있다.

이제 반전 증폭기의 구성(Vout1,Vin1)과 비반전 증폭기의 구성(Vout2,Vin2)을 동시에 생각하면

Vout=Vout1+Vout2=-R2/R1Vin1+R2/R1Vin2=R2/R1Vid

따라서 Ad=R2/R1

Orcad 시뮬레이션을 돌려보았다.

Input으로 진폭이 1인 사인파를 넣어주었다.

그 결과 4배 증폭이 되었다.

op-amp 연산증폭기(operational amplifier)

전자공학을 전공하면서 자주 등장하는 opamp, 증폭기, 발진기 등 활용도가 높다.

먼저 연산증폭기 그 자체를 살펴 보겠습니다.

이상적인 연상증폭기(ideal op-amp)일때의 조건입니다. 

1. V+=V-, 열린이득 G=∞

2. V+, V-의 전류는 모두 0이다, Rin=∞

시험문제를 풀때 V+=V-, V=와 V-의 전류는 0 이 두 조건은 매우 중요합니다.

그리고 op-amp는 정궤환(positive feedback)이면 발진기, 부궤환(negative feedback)이면 증폭기로 사용됩니다.

이제 다뤄볼 내용은 반전증폭기입니다.(op-amp는 이상적이라고 가정합니다.)

직관적으로 생각하면 먼저 Vin이 +가 걸리면 V+,V-가 모두 0이기 때문에 Rin에 해당 방향으로 +전류가 걸립니다.

그리고 V+,V- 전류가 0이기 때문에 그대로 Rf에 가기 때문에 Vout은 -전압이 걸립니다. (아래 그림 보면서 생각해주세요~)

위의 방식대로 식을 정리해보면 다음과 같은 식을 도출할 수 있습니다. 

다음은 비반전 증폭기입니다.

여기도 직관적으로 V+,V-에 Vin이 걸립니다. Vin이 +일 때 전류는 해당 방향으로 -값입니다.

V+,V- 전류는 0이기 때문에 그대로 R2에 걸립니다. 따라서 Vout도 +입니다.

따라서 비반전 증폭기가 되는것입니다.

위의 방식대로 식을 정리해보면 다음과 같은 식을 도출할 수 있습니다. 

다음 글에서는 발진기나 차등 증폭기에 대해서 알아보겠습니다.

오실레이터 OSC

레조네이터(크리스탈, 콘덴서 등) + 발진회로로 구성되어있다.

발진회로 내장해서 전원만 넣으면 파형이 나온다.

주변회로가 간단하고 편하다.

주로 수십Mhz 이상의 고주파 사용시 사용한다.

주파수 조정이 불가하다.

크리스탈에 비해 가격이 비싸다.

크리스탈 X-TAL

정밀한 주파수가 필요할 때 사용한다.(트리머 사용) 

오실레이터에 비해서 저비용이다.

두께에 따라 주파수가 다르고 얇을수록 주파수가 높다. 

따라서 가공하기 어려워 고주파는 비싸다.

결론

오실레이터와 크리스탈은 모두 일정 주파수 클럭을 발생시키는 소자입니다.

위와 같이 두 개의 차이점이 있고

크리스탈과 소자 구분 시 점(o)으로 구분한다.(왼쪽 하단에 o이 표시되어있음)

Passive Filter(수동필터)

Active Filter(능동필터)

능동소자와 C,R에 의해 구성된 필터 회로

주로 opamp를 사용하여 저주파(10kHz정도 이하) 영역에서 널리 사용됨

본래의 필터 회로(LC, L의 값이 큼)에서 L을 추방하기 위하여 고안됨, L은 크기가 크고 Q값을 저하함

장점

-높은 전압이득

-높은 입력 임피던스, 낮은 출력 임피던스

단점

-DC전압 필요

-opamp의 주파수 응답에 따라서 고주파 사용 제한

*능동소자: 작은 신호를 넣어 큰 출력 신호로 변화시킬 수 있는 소자 (진공관, opamp, 다이오드, 트랜지스터 등)

*수동소자: 공급된 전력을 소비 또는 방출하는 소자 (인덕터, 저항, 커패시터 등)

Active LPF(Low Pass Filter)

Active HPF(High Pass Filter)

Active BPF(Band Pass Filter)

EMC

Electro Magnetic Compatibility

전자파 적합성

EMI EMS 통칭

전자파를 얼마나 방출해서 방해를 하는가와 전자파로부터 얼마나 방해를 받는가를 둘다 고려합니다.

EMI

Electro Magnetic Interference

전자파 장해 기기가 주변으로 방출하는 전자파의 영향

전자파가 얼마나 방출되는지를 측정

RE(Radiated Emission) 복사방출

전자파가 자유공간상에서 복사되어 전달되는 전자파 노이즈

CE(Conducted Emission) 전도방출 

전자파가 신호선 또는 전원선을 통해 외부로 전달되는 노이즈

회로가 엉망이거나 접지를 잘못했을 경우 크게 나올 가능성이 있습니다.

EMS

Electro Magnetic Susceptibility

전자파 내성 주변의 전자파로부터 받는 영향

전자파, 전압 변동, 정전기 등을 가해 정상작동을 하는지 확인

RS(Radiated Susceptibility) 방사내성

자유공간으로부터 전파되어 들어오는 전자파 간섭의 내성

CS(Conducted Susceptibility) 전도내성

신호선 및 전원선을 통해 들어오는 전자파 간섭의 내성

전자제품을 팔려고 하면 EMI 와 EMS 검사를 통과해야합니다.

일본과 미국은 EMI만 규제하고 우리나라를 비롯한 대부분의 국가들이 EMI EMS 모두 규제한다고 합니다.

주파수가 낮으면 자기장의 영향이 큽니다. 주파수가 높으면 전자파의 영향이 큽니다.

따라서 주파수가 높은 경우 EMI EMS를 통과했는지가 중요합니다.

전자파는 인체에 확실히 해롭다는 연구결과가 많지만 자기장은 아직 잘 모른다고 합니다.

EMS EMI를 잘 해결해야하는데 해결하는 방법에는 다양한 방법이 있습니다.

하지만 케이스가 많아 아직 경험에 의존을 많이 한다고 합니다.

EMS EMI 회로 밖에서 영향을 주고, 받는 내성도 중요하고 회로 내에서 간섭이 생기지 않는 것도 중요합니다.

SI(Signal Integrity) : 신호 무결성,  PI(Power Integrity) : 전원 무결성

Spacing, Length 조절, 회로 패턴 변경의 방법이 있습니다.

L을 나란히 배치하면 서로 간섭을 줄 수 있기 때문에 수직으로 배치합니다. 

RC delay가 어떤 느낌인지는 알고있었지만 제대로 몰라 공부해봤습니다.

하지만 깔끔한 자료들이 생각보다 없더라고요.

그러나.But!

http://kin.naver.com/qna/detail.nhn?d1id=11&dirId=1118&docId=59100893&qb=UkMgZGVsYXk=&enc=utf8&section=kin&rank=2&search_sort=0&spq=1&pid=TFwZPdpVuEwssZs/LEGssssssNK-135487&sid=JYuNazvneYPYcTWMQc4riQ%3D%3D

이 지식인 답변 정말 깔끔합니다!

이걸 토대로 설명 드릴게요!

RC직렬 회로에서 RC Delay를 설명하는 그림입니다.

위의 그림은 충전되는 경우인데요.

처음에는 저항에 모든 전압이 걸리게 되지만 캐패시터에 전하가 축적되면서 충전되기 시작하면서

캐패시터의 전위가 상승합니다. 

결과적으로 캐패시터에 걸리는 전압이 증가하는 만큼 저항에 걸리는 전압이 감소합니다.

캐패시터에 걸리는 전압이 V가 되는순간 저항에 걸리는 전압은 0이 됩니다.

이제 방전되는 경우입니다.

위에는 전압을 통해서 캐패시터를 충전했지만 이번에는 0V로 캐패시터를 방전시킵니다.

처음에 저항의 전압이 위에는 0이었는데 갑자기 왜 저런가 생각해봤는데

양끝단의 전압이 0V이기 때문에 캐패시터의 전압과 크기는 같지만 반대 방향의 전압이 걸리는 것으로 생각됩니다.

이 충방전 속도는 R에 따라서 달라지는데 이 이유는 R이 전류를 제어하기 때문입니다.

R이 클수록 전류가 작아서 이 경우에는 방전이 천천히 되겠죠!

C의 값도 클수록 충전, 방전되야하는 양이 많으니 방전이 천천히 되겠죠!

이 충방전 속도 때문에 회로에서 딜레이가 생기게 됩니다.

이게 문제가 되는 이유는 스위칭 회로에서

LOW에서 HIGH로 빠르게 바꿔주는 경우 딜레이가 생기면 회로에서 빠르게 바뀌지 못합니다.

따라서 현재 반도체 공정에서 R의 값을 낮추기 위해서 Al 대신 Cu를 사용하고 C의 값을 낮추기 위해서 Low K 물질을 사용하고 있습니다.