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6. 고속 CMOS 로직 설계

로직게이트를 적절히 선택해 올바른 기능을 어고, 게이트의 조합 및 게이트 크기를 결정한다.

임계 경로 = 입력과 출력까지의 가장 긴 지연시간을 갖는 로직 경로

은 드레인 전류로 충전 및 방전을 한다.

전송지연의 정의

Vs로 지연을 정의하거나 입력 출력 50%로 정의를 할 수 있다.

소자의 크기는 제곱모델, 속도포화 효과를 포함해야한다.

I가 커지면 당연히 충방전 속도가 짧아짐

W가 두배면 I는 20~25%커진다, -> 속도 맞추기 위해 크기 20~25%작게해줌

바디효과는 적층에서 제일 위에 잇는 소자의 전류를 감소시키는 경향이 있으므로 적층되는 

트랜지스터 수가 증가함에 따라 소자의 크기는 약간 더 커야한다.

또한 NAND 및 NOR 게이트에는 충방전 되어야하는 추가적인 셀프 커패시턴스가 존재한다.

소자 크기는 잡음여유, 상승 및 하강시간을 결정한다.

커패시턴스

부하 커패시턴스는 자체-부하 커패시턴스, 인터커넥트or도선 커패시턴스, 팬아웃 커패시턴스가 있다.

팬아웃 커패시턴스는 Cg들의 합

LE는 로직 피로도

4학년 영상신호처리 과목을 수강하면서 새롭게 많이 배운 부분은 Frequency domain으로 처리하는 것이었습니다.

이때동안 Edge detection, Gaussian filter, 컬러변환, 특징점 추출 등은 다 Spatial domain으로 다뤘었습니다.

Spatial Filtering은 보통 마스크로 컨볼루션을 통해서 처리하는 반면

Frequency Filtering은 DFT를 통해 주파수 도메인에서 처리를 한후 

IDFT 를 통해  다시 Spatial Domain으로 돌아옵니다.

1. 제로패딩을 한다. 보통 2배  

2. 패딩한 이미지에 (-1)^(x+y)를 한다.  (symmentric한 주파수 도메인 이미지를 얻기위해)

3. DFT를 한다. F(u,v)

4. 필터와 곱한다. G(u,v)= H(u,v)F(u,v)

5. IDFT한다. 

6. 제로패딩 영역을 제외하고 원본의 이미지 크기만 얻는다.

input image를 DFT하여 Mag와 Phase를 얻은 이미지입니다. 

Frequency Filtering을 통해 LPF를 구현한 모습입니다.

우선 LPF를 통해 고주파 부분을 제거했고 LPF의 Discontinuity 특성 때문에

Ringing effect가 나타납니다. (일렁이는 부분)

LPF의 크기에 따라 특성이 달라집니다.

rad가 커질수록 원본 이미지의 데이터가 많아져 원본과 가까운 이미지가 얻어집니다. 

HPF를 구현한 모습입니다.

마찬가지로 Ringing effect가 나타나고 

저주파 부분이 사라져(DC부분이 사라짐) 전체적인 이미지가 어두워 집니다.

Moire Pattern(규칙적인 패턴 잡음)제거를 하는 Selective Filtering에도 사용됩니다.

5.스태틱 MOS 게이트 회로

쌍안정 회로의 가장 간단한 형태는 셋-리셋 래치다. 

SR래치

주로 NAND를 쓸때는 S,R 에 NOT을 해줌 

JK플립플롭

피드백 선을 2개 추가하면 S 및 R 입력이 모두 동시에 능동화되었을때 발생하는 SR래치의 모호성을 극복 가능 

J=K=1일 때 클록이 들어올 때마다 토글링

여기서 Clk가 계속 1일 때 발진하는 문제 발생

JK 마스터 슬레이브 플립플롭

마스터는 Clk에 활성화 되지만 슬레이브는 Not Clk에 의해 활성화 됨

마스터 슬레이브 구조는 Clk가 1->0으로 변화할 때 값이 변하게함

하지만 마스터 슬레이브도 '1 캐칭' 이라는 현상이 일어나서 단점이 있다.

1 캐칭은 의되 않게 첫 번재 래치를 셋시킨다.

JK 에지 트리거 플립플롭

D플립플롭 및 래치

데이터를 저장하기 위해 가장 널리 사용되는 또 다른 플립플롭

래치는 1일 때 다 변하고 플롭은 엣지에만 반응!

플립플롭 타이밍 파라미터 

다 최소로 하는게 좋다

전력 소모는 전원 격자의 설계, 칩온도, 패키지의 결정 및 장기적 신뢰성에 영향을 끼쳐서 중요한 설계 사양

역시 전력소모의 원인은 다이내믹 전력, 스태틱 전력으로 나뉜다.

다이내믹 전력은 3가지 원인으로 발생

1. 커패시턴스 스위칭에 의한 전력

2. 스위칭 과정에서 Vdd로부터 접지로 흐르는 '크로우바' 전류에 의한 단락회로 전력

3. 출력 파형의 글리치에 의한 전력

스태틱 전력은

1. 누설전류(문턱이하 전류 및 소스/드레인 접합 역 바이어스 전류) 

2. dc대기전류(예를 들어 로우 출력시의 슈도 NMOS회로) 

여기서 중요한 전력 소모 원인은 커패시턴스 스위칭 및 문턱이하 누설전류다.

다이내믹(스위칭 전력) 

=활성화지수(스위칭지수)

크로우바 전류에 의한 전력

단락회로 전력을 감소시키려면 상승 및 하강시간 혹은 에지 비율을 가능한 한 짧게 설정해야한다.

하지만 이는 국부적인 최적화가 된다.

만약 상승/하강 시간을 줄이기 위해 입력에 큰 드라이버를 사용한다면 커패시턴스를 증가시켜 전체 다이내믹 전력을 증가시키기 때문.

효과있는 방법 중 하나는 입력과 출력의 에지 비율을 최대한 같게 만드는 것이다.

또한 글리치 감소도 중요 이를 위해선 모든 게이트 입력에서 대략 같은 시간에 신호가 같은 시간에 도착해야 한다.

글리치란?

 디지털 회로 설계 에서는 Latch 등의 값을 저장하는 장치가 특정 신호패턴 아래에서 짧은 시간동안 본래 의도된 값이 아닌 다른 값들 사이에서 움직이는 현상을 말한다. 각 회로 단계에서의 신호처리에 시간이 걸리는 것이 기본적인 원인. 심플하게 말하면 하드웨어 오류다. 신호 전송상의 문제이기 때문에 하드웨어 설계상의 결함과는 구별된다.

이상 나무위키

스태틱(대기) 전력

가장 중요한 이슈는 문턱이하 누설이다. 최근에 소스 및 드레인이 가까워짐에 따라 더욱 중요해졌다.

누설전류 파라미터 

(=0일 때), 문턱전압을 동적으로 변화시키는 것, , 온도 등

입력 도착 시간을 맞추면 글리치를 감소시키고, 에지 비율을 같게 맞추면 단락 회로 전류를 최소화 시킬수 있다.

하지만 이렇게 해서 소모 전력을 낮추면 속도가 늦어질 수 있다.

이래서 전력 - 지연 곱이 중요한 파라미터가 되었다. 

5. 스태틱 MOS 게이트 회로

순차논리 소자는 정보를 저장할 수 있는 능력이 있다.

칩의 능동성을 감소시키는 것이 CMOS회로의 다이내믹 전력을 감소시키는 가장 좋은 방법이다.

불필요하게 전력 소모를 유발하는 글리치(glitch)를 최소화하기위해 게이트 입력에 신호가 도착하는 시간을 같게 만들어야 한다.

스위칭 동안의 단락회로 전류로 인한 전력 소모를 제한하기 위해 가능한 한 모든 신호의 상승 및 하강 시간은 같아야 한다.

전력 소모에 지연시간을 곱하여 전력-지연 곱이라는 유용한 평가 잣대를 고안 가능

이는 로직 동작을 한 번 수행하는 데 필요한 에너지를 측정하는 것

만약 두 설계를 비교한다면 에너지-지연 곱으로 비교한다. 즉 전력-지연 곱에 지연시간을 곱하여 얻는다.

직렬 연결된 두 NMOS트랜지스터는 AND 논리기능, 병렬 연결된 두 NMOS트랜지스터는 OR논리기능

병렬 연결된 두 PMOS트랜지스터는 AND 논리기능, 직렬 연결된 두 PMOS트랜지스터는 OR논리기능

트랜지스터의 크기 결정은 로직 게이트에서 트랜지스터의 폭을 설정하는 과정

소자의 크기는 스태틱 CMOS에서의 상승 및 하강 전송 지연을 명백히 제어했다.

비슷한 크기의 상승/하강 지연을 얻기 위해 PMOS소자는 NMOS소자의 2배 크기여야 한다.

이는 PMOS의 온 저항이 대략 NMOS 소자의 2배이기 때문이다.

다중 입력에서 슈도 NMOS 인버터가 나온다.

슈도 NMOS는 위의 부하에 PMOS를 배치하고 항상 ON이 되도록 접지에 연결한다.

NMOS가 OFF일 때 별도의 전원을 공급을 추가로 공급하지 않아도 출력을 VDD까지 올릴  수 있다.

3입력 슈도 NMOS NAND 게이트에서 3Wn의 크기의 소자를 사용한다. 

즉 인버터에서의 NMOS 소자의 3배 크기를 사용한다.

그 이유는 3개의 직렬저항이 존재하며 풀 다운 경로의 유효 저항 값을 인버터에서의 값으로 줄이려면 

트랜지스터의 크기를 3배로 해야하기 때문이다. 

슈도 NMOS 게이트의 크기를 결정하는 것은  및 타이밍의 관접에서 개별 소자에 대한 W/L 비를 정하는 것이다. 

표준 CMOS 로직 게이트를 설계 할때 입력 개수가 많은 게이트(팬인이 큰 게이트)에는 직렬 적층의 저항 때문에 심각한 단점이 존재한다.

이 말은 3,4 입력을 넘어가면 저항이 너무 커지거나 면적이 너무 커진다. 

드모르강 법칙 적용

좀더 많은 전력을 소모하고 더 큰 를 보이지만 풀 업 소자가 1개만 있으므로 

소모 면적은 8입력 CMOS NAND에 비해 현격하게 감소하고 은 현저하게 작아진다.

로직 게이트의 팬 아웃은 그 게이트가 구동하는 똑같은 로직 게이트의 수를 말한다.

팬 아웃 비는 게이트에 의해 구동되는 전체 커패시턴스를 그 게이트 입력 커패시턴스로 나눔으로써 구할 수 있다.

멀티플렉서 

로직에 맞는 CMOS 회로를 그릴 때는 밑에 그라운드 부분에는 를 그린다. 그래야 반대일 때 그라운드 적용

이때까지는 조합논리 회로를 살펴보았다.

반면 순차논리 회로는 출력 직전의 값에도 의존한다. 예를 들면 카운터 및 데이터 레지스터

순차회로의 기본은 쌍안정 회로, 예를 들면 래치, 플립플롭

래치와 플립플롭은 혼돈하여 많이 사용되는데

래치는 Enable되면 입력에서의 값을 출력으로 계속해서 전송하는 데 반해, 

플립플롭은 불연속적인 시점에서(클록의 상승 혹은 하강 에지) 그 값을 전송한다. 에지 트리거라고 한다.

A와 B는 안정된 동작점, C는 불안정한 동작점

안정되기 위해서는 루프 주위의 전압이득이 1보다 작아야 한다. 

그렇지 않으면 큰 이득으로 인해 변화가 증폭되어 재생효과에 의해 결국 출력이 반대 상태로 전환된다.

이런 쌍안정 회로는 플립플롭이라고 한다. 하지만 주로 더 복잡한 회로를 플립플롭에 많이 쓴다.

다음 글에서 래치에 관해서 알아보자!

4. MOS 인버터 회로

디지털 MOS회로는 크게 스태틱과 다이내믹의 두 그룹으로 분류된다.

스태틱게이트의 모든 노드는 VDD 혹은 접지와 저항성 경로를 통해 연결된다.

또한 스태틱 회로는 조합논리 회로망의 동작을 위해 클록을 필요로 하지 않거나 

다른 형태의 주기적인 신호를 필요로 한다. 

다이내믹 회로에서는 일부 노드 전압이 커패시터에 저장되는 전하에 기반을 둔다.

또한 다이내믹 회로는 정상적인 동작을 위해 조합논리 응용에서조차도 데이터 신호와 동기화된 주기적인 클록 신호가 필요하다.

클록 신호는 전송 게이트 혹은 전달 게이트라 불리는 부하 소자에 인가된다.

전압전달특성

이상적인 인버터는 두군데의 제로 이득 구간과 한 군데의 무한대 이득 구간이 명확하게 구분된다.

입력의 잡음 제거 능력이 있다.

현실적인 인버터도 입력 영역이 출력 영역보다 크다면 바람직한 잡음제거 성질을 가지고 있다.

하지만 두 입력 영역은 이상적인 경우보다 작고 두 출력 영역은 이상적인 경우보다 크다.

인버터도 저이득 증폭기처럼 동작한다. 잡음을 감쇄시키는 것이다.

재생성 - 잡음이 기정의된 문턱전압을 넘지만 않는다면 잡음으로 인해 입력신호가 적정 영역을 벗어나더라도

인버터의 고이득으로 인해 연속된 여러단을 거치면서 제대로 된 값으로 되돌아가는 현상, 로직 게이트의 핵심 성질

잡음?

원하지 않은 용량성(capacitive) 혹은 유도성(inductive) 커플링에 의해 로직 노드 혹은 상호접속선으로 잡음이 전달된다.

접지 및 전력 공급선에서의 직렬 인덕턴스 및 저항은 많은 로직 소자가 공유하므로 잡음 문제의 공통 원인이 된다.

SSNM 단일 잡음원의 잡음여유

SSNM은 단일 잡음원 및 후속 로직 게이트에 대한 영향과 관련이 있다.

전압이 Vs만 넘어가지 않도록 하는 정도의 잡음은 재생효과 덕택으로 후속 인버터에 의해 견뎌낼 수 있다는 결과!

이 레벨을 넘어서는 잡음은 출력을 반대 값으로 뒤집히게 하여 원래의 값으로 복구할 수 없게 만든다.

MSNM 다중 잡음원의 잡음여유

잡음이 있는 출력전압 = 무잡음 출력 + 잡음 X 이득 + 고차항

알아야 할 파라미터

제조, 레이아웃 및 시뮬레이션

설계자가 제조공장으로 최종 레이아웃을 전달 하는 것을 테이프아웃이라고 한다.

DRC design rule checker DRC 에러 체크 툴

레벨1, 레벨2,... BSIM1, BSIM2는 빌트-인 모델의 명칭

BSIM(Berkeley Short-channel IGFET Model) 초미세 소자에 대해 가장 일반화된 모델

모델 파라미터 - 일부는 물리적인 공정 기술과 관련이 있고 일부는 전기적인 파라미MO터들(전류식이나 커패시턴스)이다.

L = 트랜지스터의 길이                           W = 트랜지스터의 폭 

AD = 드레인 확산 바탕 영역의 면적          PD = 측벽 커패시턴스 계산에 사용되는 드레인 모서리 

AS = 소오스 확산 바탕 영역의 면적          PS = 측벽 커패시턴스 계산에 사용되는 소오스 모서리

MOS트랜지스터는 생산 단위 (lot, 로트) 사이에서 주요 소자 파라미터에 항상 큰 변이를 보여왔다.

특히 주목할 파라미터는 채널 길이, 문턱전압 및 게이트 산화막 두께의 변이다.

이러한 파라미터에 극단적인 값을 넣어 회로의 비이상적인 빠르기에 관여하는 파라미터를 포착하는 것을 공정 코너라 한다.

MOS트랜지스터는 회로설계에서 온도를 반드시 생각해줘야 한다.

예를 들면 온도가 상승하면 회로가 느려지고 문턱이하 전류가 증가한다.

여기서 고온에서 수행하는 회로 테스트는 비용이 많이 들기 때문에 

대게 상온에서 테스트를 하고 고온 성능을 예측하는 방법을 사용한다.

문턱이하 영역에서는 온도가 증가함에 따라 전류가 증가한다. 소수캐리어 농도가 증가하기 때문이다.

포화 영역의 경우는 다수 캐리어 전류에서 온도가 증가함에 따라 이동도가 감소하여 전류가 감소한다.

또한 공급전압 변이도 생각해야한다.

전원 격자를 구성하는 금속선의 저항 및 인덕턴스 대문이다. 이를 'IR 강하' 혹은 'Ldi/dt변이'라고 한다. 

핫 캐리어 효과? Vgs가 크고 Vds도 크다면 캐리어는 충돌 이온화를 유발할 수 있는 큰 에너지를 얻는다.

NMOS에서 정공은 벌크로 쓸려가서 기판 전류를 생성한다.

반면 열전자는 산화막으로 중비되어 문턱전압을 증가시키고 소자에 잠재적인 손상을 입힌다.

이를 해결하기 위해 LDD영역을 넣는 소자 기술이 확대됨.

LDD는 전기장을 감소시켜 핫 캐리어 생성을 감소, pn접합 항복 전압을 증가시킨다.

부작용으로는 소스 및 드레인의 직렬 저항 값이 증가한다는 점이다.

MOSFET에서의 펀치 쓰루란?

만약 매우 큰 Vds전압을 계속 증가시키면 결국 소스 드레인 공핍 영역이 서로 붙어 MOSFET의 기능을 못하는 현상.

모든 MOS 트랜지스터 집적회로에는 기생 바이폴라 트랜지스터가 존재

CMOS 래치업 소자 양단의 전압이 증가할수록 초기에 전류는 서서히 증가한다. 

어떤 임계전압 VL을 넘어서면 두 바이폴라 트랜지스터가 전도되기 시작하여 전류가 누설 수준에서 

제한되는 레벨까지 종종 수 밀리 암페어로 증가한하는 현상

해결책은 접합이 절대로 순방향 바이어스되지 않도록 막고, 인가되는 전압이 VL아래로 안전하게 유지되도록 제한하는 것

현실적인 해결책은 바이폴라 트랜지스터의 전류이득을 감소시키고 R1, R2값이 감소하도록 소자 및 회로설계를 하는것

요새는 STI, 트윈터브 CMOS공정을 사용함으로써 래치업이 상대적으로 덜 중요한 이슈가 됨

SOI 기술!

매설 산화막 웨이퍼 표면에 산소원자를 고에너지 이온주입함

커패시턴스가 작다. 회로가 훨씬 더 빠르고 적은 전력 소모, 래치업에 강하다.

2.MOS 트랜지스터

증진모드(enhancement mode) 소자

턴온 전압이 0V보다 위에 있다.

또는 제로 게이트 소스 전압에서 전도 채널이 형성되지 않는 트랜지스터

공핍모드(depletion mode) 소자

턴온 전압이 0V보다 아래에 있다. 항상 ON상태

MOSFET  Unipolar - 소자가 동작하기 위해서 단 한종류의 전하 캐리어가 필요하다는 사실에서 유래

NMOS PMOS 특성

NMOS(전자만 관여, 정공은 관여X)

금속을 채널 위에 정확하게 정렬하기가 어려운 정렬 문제가 있다.

이를 해결하기 위해 다결정 실리콘 물질을 도입했다.

폴리게이트라고 하는것은 소스와 드레인 형성 전에 증착하고 금속처럼 동작하도록 저항 값을 낮추기 위해 진하게 도핑된다. 

게이트 산화막 두께는 매우 중요한 수직 치수

NMOS는 더 높은 전압노드가 드레인 PMOS는 더 높은 전압노드가 소스

n well에서 well은 tub(터브)라고도 부른다.

n채널, p채널 소자가 각자의 웰 내에서 생성된다면 더블웰, 더블터브 공정이라 부름

n웰은 Vdd에 묶이고 p웰은 Gnd나 Vss

NMOS 소자의 문턱전압은 +, PMOS 소자의 문턱전압은 -

이제 여기서 부터는 에너지 밴드갭 관련

전기적 전도가 일어나려면 가전자대에서 전도대로 전자가 이동해야한다. 

이러한 일이 일어나려면 밴드갭을 극복해야한다.

금속은 밴드갭이 0V, 반도체는 보통 1.1V, 부도체는 크다.

진성 캐리어 농도 ni = 무도핑 반도체에서 이 장벽을 뛰어넘을 수 있는 전자의 총 개수

진성 페르미 레벨 = 비어 있는 상태의 전자 점유 확률이 50%가 되는 선

위의 그림은 P형 실리콘이므로 실제 페르미 레벨이 가전자대에 가까이 위치 한다.

단위면적당 게이트-산화막 커패시턴스   즉 산화막의 유전율 / 산화막 두께

일함수란? 페르미 레벨에서 자유공간 레벨로 전자를 이동시키는데 필요한 에너지의 양

일함수의 차이는 애초에 그들이 얼마나 비정렬 되었는지를 의미한다.

산화막 내, 산화막과 벌크실리콘 사이의 계면에는 항상 원하지 않은 양전하가 있다. 

이 전하는 소금이온이나 불순물, 계면에서의 댕글링 본드와 같은 결함 때문에 생긴 것이다.

이는 음전하를 공급시켜줘 해결한다.

NMOS문턱 전압은 원하는 양수 값이 될 때까지 P형 주입을 하여 조절하고 PMOS는 n형 주입을 하여 조절한다.

초미세 공정을 이용한 디지털 집적회로 해석 및 설계를 읽고

출판사 한빛미디어

공식이나 암기할 것 보다는 회로 설계 시 주의할 점이나 알면 좋은점들 위주로 정리하겠습니다.

1. 초미세 디지털 IC 설계

아날로그 회로와 비교한 디지털 회로의 장점중 하나는 잡음이 다음 로직 상태에 누적되지 않는다는 것 입니다.

왜냐하면 한 로직에서 아웃풋으로로 분류되어서 나오기 때문입니다.

오늘날 로직 설계에서 많은 이슈들은 전력 소모와 관련이 있다.

총전력은 정전력(Static power)+동전력(Dynamic power)로 정해집니다.

고속회로는 주파수가 커지고 큰 Capacitance를 갖는 트랜지스터를 요구하기 때문에 동적전력이 커집니다.

오늘날 타이밍과 전력 소모는 설계의 가장 중요한 사양이다.

CMOS 인버터는 한 트랜지스터가 항상 OFF되어 있으므로 전력 소모가 작다. 이 점은 CMOS의 큰 장점이다.

집적화가 됨에 따라 폭이 좁은 도선은 무시할 수 없는 저항을 갖게 되었고,

도선이 얇아지지만 그 높이는 그에 비해 감소되지 않아서 키가 크고 홀쭉한 전도체처럼 형성되어 

두 도선이 근접하게 되면 무시할 수 없는 커패시턴스를 갖게 된다.

여기서 저항이 커지게 되면 신호의 지연(RC Delay), 전압강하가 일어나게 됩니다. 

지연 방지 -> 구리 낮은 비저항 도선의 지연이 게이트 지연보다 커지는것을 방지하기 위해 도선을 따라 군데군데 큰 버퍼를 넣음

XOR의 다양한 로직

스미스차트(Smith Chart)란?

1939년 Philip F. Smith가 만들어냈다

RF 를 다루다보면 자연스레 스미스차트를 많이 접하게 된다.

반사계수와 임피던스 관계를 도시한 것으로 전송선로와 임피던스 정합문제를 직관적으로 해결할 수 있음

복소 임피던스 - 곧바로 반사계수와 SWR(정재파비) 해석가능 -> 임피던스 매칭용으로 쉽게사용가능

정재파란? - 진행파와 반사파가 동시에 존재하는 신호

                임피던스 매칭에 제대로 되지 않으면 반사파가 생겨 좋지 않은 영향을 끼친다.

스미스 차트의 기본이 되는 반사계수의 식

S파라미터 

오른쪽에서부터 시작하는 원의 직격은 실수부, 오른쪽 끝에서 사방으로 퍼지는 곡선은 허수부 

출처 : http://www.rfdh.com

직렬연결용 = 임피던스 차트, 병렬연결용 = 어드미턴스 차트

임피던스 정합을 통해 LC, Stub의 길이 곧바로 추출가능

한 점을 찍으면 반사계수를 알 수 있고 반사계수를 알면 임피던스 값을 구할 수 있다.

원의 중심은 반사가 없다는 뜻, 같은 원 상에 있으면 반사계수의 절대값이 같은 경우임 

위의 그림은 증폭기, 발진기를 설계할 때 사용하는 Stability circle 차트라고 한다.

색칠된 부분에 반사계수가 위치하면 안정영역이 되어 증폭기로 설계가 가능하고 

색칠이 되지 않은 부분에 위치하면 발전기로 설계가 가능합니다. 

스미스차트는 제가 아직 실제로 다뤄본적이 별로 없고 자세히 배우지 못해 모자란 부분이 많습니다.

http://www.rfdh.com/

요 사이트에 정리가 되게 폭넓게 잘 되있더라고요

열심히 공부해봐야겠습니다.

모든 통신은 프레임 단위로 Burst가 이루어 집니다.

Burst란 데이터가 프레임에 꽉 차면 쾅! 하고 한꺼번에 보내는 느낌입니다.

그리고 Interleaving 은 burst 에러(에러가 연달아서 일어나는 현상)를 피하기 위해서 쓰는데 

Frame 단위로 Interleaving을 합니다.

이제 프레임, 서브프레임 ,Slot, OFDM 심볼을 알아보겠습니다.

전체적인 그림입니다.

1 Frame(10ms)=10 Subframe(1ms)

1 Subframe(1ms)=2 Slot(0.5ms)

1 Slot = 7 OFDM Symbol

여기서 OFDM Symbol에서 노랑색 부분은 CP(Cyclic Prefix)입니다. 

CP는 만약 단말기가 Cell Edge에 가까운 즉, 기지국에서 멀어지면(Delay가 커지면) CP가 길어져야합니다.

그렇게 되면 1 Slot에 OFDM Symbol이 7개가 못들어가게 됩니다. 

이런 경우에는 1 Slot에 OFDM Symbol이 6개가 들어갑니다.